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記憶體的變革依賴新材料和新結構

上網時間 : 2006年02月24日

在過去5年中，邏輯元件所產生的變化吸引了業界眾多的關注，諸如銅、低K電介質和應變矽等新材料的導入都確保了邏輯元件能夠緊隨發展潮流。在前不久於華盛頓召開的國際電子元件大會(IEDM)上，與會代表紛紛表示，目前記憶體正經歷著一系列同樣引人注目的材料和設計變化，其範圍包括從DRAM和快閃記憶體用的新型電介質,一直到每單元8電晶體的SRAM。

去年，晶片產業整體實現了7%的成長，這主要歸功於NAND快閃記憶體的強勁銷售。NAND單元體積小、造價低，早先生產DRAM的公司可以很容易地將DRAM製造製程向NAND轉移。但是隨著NAND單元越做越小，它們越來越有可能與臨近的單元產生相互干擾。此外，可靠性也是NAND面臨的一個主要挑戰：浮動閘很快就只需要大概1,000個電子來儲存每位元的數據；如果在30奈米節點，則僅需要100個電子。在IEDM上，參加非揮發性記憶體發展討論會的代表一致認為：2010年底以前，快閃記憶體即將邁進32奈米節點；屆時，必須對浮動閘快閃記憶體進行重新審視。

英特爾快閃記憶體技術開發總監Albert Fazio表示，快閃記憶體一定會經歷真正的結構變革，或許這將會發生在22奈米節點上。“業界很少有人能夠體認到這點；但相較於邏輯電路而言，快閃記憶體需要更少量級的電子來儲存數據。”他說。

“浮動閘越變越薄，隨之引發的臨近單元干擾問題便需要高K多晶矽層間電介質來解決。”東芝公司的NAND工程部經理Toshitake Yaegashi表示，“在東芝公司內部，我們認為可靠性問題不像臨近單元耦合那麼嚴重。”

在IEDM大會上討論非揮發性記憶體時，三星電子記憶體開發經理Kinam Kim描述了一種被稱為Tanos的新型電介質和閘極結構，三星在一個4Gb的NAND單元中展示了該結構。該電介質將二氧化矽與氮和氧化鋁整合在一起，並且與由氮化鉭(TaN)組成的閘極一同工作。

Tanos測試晶片轉向了一種‘類Sonos(亞硝酸矽半導體)’方法，來擷取氮化物層(位於矽和氧化物之間)上的電荷。Kim表示，這種高K電介質的能隙特性與電荷擷取層配合的很好，這會導致穿隧氧化層的耦合比率上升。Tanos方法中採用較厚的電介質，因而提供了較快的擦除時間，同時減少了電荷丟失，Kim表示。

雖然這款4Gb測試晶片使用了60奈米設計規則，但是該方法會一直延伸至20奈米節點甚至更低，Kim介紹。

三星的快閃記憶體製程技術經理Jungdal Choi透露，三星已經研發出一種U型儲存電容器，並在50奈米設計規則下進行了測試。在35奈米節點，三星表示它將採用一系列的創新手法繼續推動NAND快閃記憶體的發展。這些創新包括：從Tanos方法向Sonos型位單元轉變、每單元多位元(multibit-per-cell)技術、單元堆疊、高K介質、甚至‘雙影像模式’，最後一種方法是指採用補償曝光技術重覆微影步驟，以實現更緊密的設計規則。

如果三星向Sonos型結構轉移，那麼東芝和其它公司也會放棄浮動閘方法嗎？

Yaegashi表示，東芝認為利用Sonos型記憶體很難實現多層級的單元架構。東芝有其它的打算，其中包括採用3D單元結構和新型介質材料。透過最佳化閾值電壓分配並減少製程導致的在浮動閘上的應力損失，東芝可能繼續提升其浮動閘方法，他說。

活躍在NOR快閃記憶體市場上的東芝、SanDisk(東芝的合作夥伴)、英特爾和Spansion等公司非常青睞多層級單元(MLC)技術，並將此作為加倍晶片密度的一種低成本方法。三星僅在其最高密度的NAND元件中使用了MLC技術，這些元件主要針對音樂和視訊儲存應用。在這些應用中，偶爾的位元丟失不致帶來嚴重後果。

以色列的Saifun半導體公司描述了一種每單位4位元數據的非揮發性記憶體架構，該架構特別強調可靠性。迄今為止，Saifun已向7家公司授權了該技術，其中包括Macronix、富士通和Spansion(從AMD公司獨立而出的快閃記憶體公司)。

“顯然地，由於臨近浮動閘之間的耦合現象，完全恰當地調整快閃記憶體的浮動閘數目是不可能的。”Saifun的CEO Boaz Eitan表示，“我們相信，利用更為簡單的ONO (氧-氮-氧)結構實現數據儲存將可為這個產業帶來新的活力。”

Saifun目前採用的方法是每單元儲存2位元數據，並且可以在氮化物層的各端擷取電子。為了達到每單元4位元的目標，Saifun使用了4級閾值電壓，在每位元的各端都產生2位元數據。程式演算法可以根據不同應用的需要進行改變，從每單元2位元轉向4位元。對浮動閘快閃記憶體而言，為了達到每單元4位元的目標將需要16個閾值電壓級。

Eitan表示，Saifun的技術支援3MBps的寫入速度。該公司目前已經準備好了為使用每單元4位元方法的8Gb或16Gb快閃記憶體晶片提供授權；與此同時，Saifun的研發團隊還在進行每單元8位元的研究。“我非常確信，每單元4位元數據不會是每單元多位元方法的終結。”Eitan說。

但評論家反駁道，Saifun的方法比傳統NAND快閃記憶體更難以製造，而用於程式和擦除的熱電子和熱空穴注入技術與浮動閘快閃記憶體相較，可能需要消耗更大的功率。

Saifun展示用於氮化物儲存類快閃記憶體的每單元4位元的結構突顯了這樣的問題：諸如相變和磁阻產品這類新出現的記憶體類型，是否能夠與利用氮化物儲存的非揮發性記憶體在成本上進行抗衡？

飛思卡爾半導體展示了一款在寫入層使用氧化鎂(而不是鋁)的磁性隨機記憶體(MRAM)。飛思卡爾MRAM技術總監Saied Tehrani表示，飛思卡爾將利用氧化鎂取代氧化鋁，前者在寫入週期內可以提高位元阻力。此外，還可以把穿隧層做得稍薄一些。

Sony在IEDM上展示了一種旋轉型MRAM，也可以大幅降低MRAM寫入電流。目前為止，寫入電流是MRAM方法的弱點。旋轉RAM利用電子的旋轉扭矩，以300mA的能量(約為傳統MRAM單元開關功率的5%)實現2奈秒的開關速度。

NEC和東芝的聯合MRAM開發專案經理Shuichi Tahara表示，轉矩法為MRAM的發展帶來了光明的前景。NEC和東芝計畫推出MRAM產品，首次上市的產品密度為256Mb，使用90奈米製程，他透露。Tahara認為，MRAM進入商業生產大概需要5年的時間。但是他承認，在一個MRAM位元單元內運用MLC技術實現每單元2位元的儲存將十分困難。

與此同時，意法半導體正為其相變記憶體計畫招兵買馬，意法半導體新興記憶體技術總監Roberto Bez介紹。意法半導體在IEDM上提出了2篇有關相變技術的論文。當被問及最初的商業生產時間時，Bez說：“我們期望能在21世紀的第一個十年內，推出高密度的PC記憶體。”

同時，作為嵌入式記憶體主導類型的SRAM同樣面臨升級挑戰。

NEC電子的記憶體開發經理Yasushi Yamagata表示，諸如對摻雜物波動的感應性(將導致閾值電壓不穩)等CMOS製程升級所面臨的挑戰，會先在SRAM中表現出來；其後，也就是晚一個產品世代，這些問題就會觸及邏輯電路。

IBM的研究員Azeez Bhavnagarwala在報告中指出，這些固有的製程可變性對SRAM寫入功能的負面影響將達到與對讀取功能一樣更高的水準，雖然這個問題可以透過對電路進行偏置得以解決。

SRAM的訊息噪音比面臨越來越大的壓力，這使得IBM和其它公司在高性能陣列中考慮採用8位元/單元的SRAM，而不是6位元。6電晶體單元將用在那些優先考慮密度和成本的產品中，而8電晶體單元則用於性能最高的應用。“8電晶體單元也許會使用45奈米節點技術。”IBM的SRAM技術部經理Wilfried Haensch表示。

作者：來大偉

posted by C.H. Chen @ 10:50 PM