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應變矽成為提高電晶體速度的主要途徑

上網時間 : 2005年12月14日

由於高k介電材料明顯落後於45奈米節點技術，今年的國際電子元件會議(IEDM)聚焦於第二代應變矽技術，將其視為提高電晶體速度的主要途徑。技術專家還將探討提升電晶體性能的其它新方法，包括金屬閘電極和混合液晶定向技術。

此外，IEDM也將重點討論一些新興技術，如SONY公司的磁阻記憶體Spin-RAM，該元件利用電子的旋轉力矩實現了2ns的存取時間。


圖1: 英特爾將鎳散佈在閘電極中。FUSI將用於45奈米節點。


就在一兩年前，業界曾認為高k閘極氧化物會在2007年達到應用高潮，而最早一批製造商也將在那時開始著手製造65奈米半間距和閘極長度在30奈米範圍的電晶體(有時被看作是45奈米節點)。隨後研究人員意識到高k氧化物需要金屬閘電極，而金屬閘電極的理想製造方法是將兩種不同的金屬協調沈積在NMOS和PMOS電晶體上。在經過對這些金屬的一番探索後，研究界覺得這樣做很困難，於是把注意力轉向其它方案，試圖透過一種矽化製程把摻雜的多晶矽轉化成一種中間能階(midgap)的金屬。後來一些公司意識到，金屬閘可以和氮氧化矽一起使用來降低多晶矽損耗，而不是同高k材料一起使用。

在2005年IEDM上，英特爾公司的研究人員將介紹一種包含全矽化(FUSI)鎳電極的45奈米節點技術。這種由FUSI產生的金屬將同單軸應變矽通道(英特爾在90奈米節點首次實現了這種通道)互相結合使用。

這種全矽化電極提高了電荷密度，同時應變矽增強了載流子遷移率。英特爾稱這種補充效應使其性能較傳統與氮氧化矽一起使用的多晶矽閘電極提升了20%。

英特爾的一位發言人拒絕透露公司是否會採用FUSI電極進行量產。但20%的驅動電流改進(對NFET元件來說是1.75微安/微米；對PFET元件來說是1.06毫安/微米)正是大多數致力於將電晶體製程縮減到更小節點的公司所期盼的性能提升。

這看起來是FUSI進入英特爾公司製程發展藍圖的一個絕佳時機，事實上也的確如此。早在今年6月中旬，在日本京都舉行的2005年超大規模積體電路(VLSI)技術大會上，英特爾就聲稱它已經發現了一種高k和沈積金屬閘的組合，能夠滿足其45奈米節點標準，該技術有可能在今後的兩年半左右時間內投入實際生產。

在今年的IEDM上，來自AMD、IBM、SONY和東芝公司的研究人員將介紹了一種採用多種技術來應變矽通道的製程。這些人目前共同在紐約州IBM半導體研究和開發中心工作。IBM與其合作夥伴或許已經開發了一種能夠提高性能的商業化可靠方法，而相對增加的複雜度也仍在可接受的範圍內。利用其標準的65奈米製程(已經包含了雙氮致應力襯墊)，這個團隊加入了額外的應變源，包括在PFET源/漏極區域生長的外延矽鍺，它類似於英特爾的應變矽方法。該團隊開發了NFET中的應力記憶技術，即在源/漏極區域退火處理之前將一個氮層放在閘極上。這些區域在退火期間會重新結晶，因而導入應力。當氮層在隨後的退火工序中被去除後，應變力仍然保存下來。

該IBM團隊聲稱它已經開發了一種低k材料，在應變誘導製程下能持續作用，因而使65奈米製程的導線延遲明顯減少。

另外，東芝的研發團隊將報告一種合併兩種應變矽形式的45奈米節點製程，它讓雙應力襯墊和位於漏/源極區域的沈積矽鍺(SiGe)互相結合。如同英特爾和IBM的進展一樣，東芝的研究工作避免將高k介電材料導入閘氧化物，而是堅持使用經過反覆驗証的氮氧化物(SiON)。

東芝公司位於日本川崎的先進LSI技術實驗室則研究了一種k值約為25的鋁酸鑭(LAO)材料。LAO膜採用一種高溫雷射濺射方法進行製造，因而在高k材料和矽基底之間不會產生任何可以觀察到的氧化分界物。

LAO介電材料的電氣氧化物厚度只有3埃，與SiON相當，其閘極漏電流僅有0.1A/cm2。但是，東芝的研究人員發現電子遷移率與SiON相較損失了大約40%，儘管他們推測經由最佳化的退火處理製程可以改善遷移率。

混合表面

另一組IBM研究團隊將混合定向矽加入到65奈米矽製程中，可將PFET的速度提高35%。該團隊的突破在於直接把不同方向的矽接合在一起。


圖2: 為了避免使用SOI晶圓，IBM利用固相外延(SPE)將100和110矽結合在一起。


幾年來，IBM公司一直在IEDM和其它會場上展示其混合定向技術。這項工作的動力來自眾所周知的一個事實，即PFET在所謂的110矽中執行更快。這涉及複雜的製程，從絕緣層矽(SOI)晶圓開始，到產生具有不同晶體方向的外延矽。儘管100定向和110定向矽的組合能夠產生快速CMOS元件，但做到這點需要一個多步驟的製程。

該團隊的直接矽接合技術把NFET整合在100矽表面，把PFET整合在110定向矽上，然後採用固相外延(SPE)把NFET區域中的晶體方向從110轉到100。透過把NFET置於100矽表面並把PFET放在110矽上，直接矽接合方法將環振盪器的性能提高了20%，IBM表示。性能的提高大部份歸功於PFET，其速度在110矽上提高了35%。

此外，由日本政府支援的Mirai-Aset研究聯合會將介紹用於絕緣層矽鍺材料製造的FinFET，該方法採用了雙軸應變技術。這種結構比較厚，其高度幾乎是寬度的兩倍，因而使得將在平面元件上奏效的應變技術原封不動地運用到更垂直的多閘元件中不太實際。

Mirai團隊研製的PFET結合了沈積矽鍺、壓縮雙軸應變和110定向矽，並從這種增強組合中大幅提高性能。這樣產生的FinFET與用傳統非應變SOI晶圓產生的FinFET相較，導通電流增加了45%，Mirai團隊表示。該元件展現了對短通道效應的良好抑制，這是FinFET結構的優勢之一。

SONY的Spin-RAM

本次會議舉行的一場關於新興元件概念的研討會，是以SONY公司提交的Spin-RAM原型設計揭開序幕。Spin-RAM設計利用電子的旋轉力矩對一個具有兩個鐵磁層(由一個隔片隔離)的磁隧道結(MTJ)進行編程。SONY研究人員採用標準的180奈米製程製成了一個4Kb的記憶體單元。

這個記憶體單元的外形為橢圓形，透過電流交互作用產生反磁化，該電流由MTJ中記憶體層的旋轉力矩和磁運動(或狀態)產生。對MTJ進行編程不需要外部磁場，在正確的條件下它的功耗與一個傳統的MRAM相較則明顯降低。

SONY介紹了脈寬與寫入閾值電流間的矛盾關係。對小於10ns的寫入時間而言，開關電流急速上升，而對於1ms的長脈衝來說，該單元達到一個較低的寫入閾值電流300微安(大約是傳統MRAM的二十分之一)。SONY認為，所需要做的工作是改進旋轉力矩的傳遞效率和磁層的熱穩定性。

關於碳奈米管和奈米線的研討會將討論一篇來自瑞典Lund大學的論文。Lund大學的團隊用化學束外延產生了一個由銦砷合金製成的奈米線垂直陣列。該團隊利用銦的傳遞特性，透過奈米線增強型通道製成了具有高遷移率的電晶體。由於額外增強的性能，Lund團隊預測遷移率有可能達到1萬伏秒/平方厘米。

在2005年IEDM的三天會議中發表了250個論文報告。值得關注的還包括：史丹佛大學的Mark Horowitz教授探討隨著CMOS製程的演進所帶來的功率限制，而英特爾研究員Greg Atwood則探討新興的非揮發性記憶體的發展前景。

作者: 來大偉

posted by C.H. Chen @ 11:12 PM